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Scientific Reports volume 13、記事番号: 11600 (2023) この記事を引用

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CMOS ベースのロジックデバイスの長年の目標は、アーキテクチャの継続的な小型化に加えて、超低電力動作や高速動作などの主要市場のニーズを満たすことです。しかし、開発が大幅に進歩したにもかかわらず、従来の CMOS ベースのデバイスは依然として、意図しない大きな漏れ電流や揮発性の動作の導入などの欠点を抱えています。したがって、マグネチックドメイン（MD）に基づく再構成可能な論理ゲートは、単一デバイス構成で高速動作速度、不揮発性、および多様な論理機能を提供するため、非常に有望なオプションとして浮上しています。ここでは、電圧駆動の読み出し電流の方向を変更し、W/CoFeB/MgO/Ta スタックで非反転コンパレータまたは反転コンパレータを選択することにより、単一の 2 チャネルホールバーデバイス内の複数の再構成可能な MD ロジックゲートに対処します。スピン軌道トルクによって引き起こされる不揮発性 MD スイッチング動作は、単一クロックに同期しているとは限らない論理ゲート機能に大きな影響を与えます。スピン軌道トルクと異常ホール効果電圧出力による MD スイッチングを適応させることで、AND、NAND、NOR、OR、INH、Converse INH、Converse IMP、IMP を含む 8 つの再構成可能な論理ゲートを 1 つのデバイス内に特定しました。これらの実験結果は、近い将来の幅広い MD ベースのロジックアプリケーションにおける重要な前進を示しています。

磁気システムにおけるスピン自由度の操作に基づくスピンベースのデバイスは、高い動的速度、低い漏れ電流、熱安定性、不揮発性メモリなどの多くの利点を提供する最も信頼性の高いオプションの 1 つとして非常に興味深いものです。、従来のシリコンベースの相補型金属酸化物半導体（CMOS）1と比較して。最も著名なスピンデバイスの 1 つは、スピン軌道トルク磁気ランダムアクセスメモリ (SOT-MRAM) です。これは、比較的高速な駆動速度、低消費電力、耐久性のある性能に利点があります 2。したがって、近年、バイアス下でTaやWなどのさまざまな重金属（HM）によって誘起されるスピン軌道トルク（SOT）が、次世代スピンデバイスの有望な代替品として重要性を増しています3、4、5、6、7。。

このような約束を確実にするために、SOT 効果に基づくいくつかのスピントロニクスデバイスには、スピンベースの加算減算器、ハーフスキルミオンを含むニューロモーフィックデバイス、およびロジックデバイスがあります 8、9、10、11、12。重要な磁気表面結合効果であるジャロシンスキー-モリヤ相互作用 (DMI) は、SOT 効果と磁壁運動を利用するスピンベースのロジックデバイスにおいて重要です 13、14、15、16、17、18。 DMI は、磁性層と非磁性重金属層の間の界面でのスピン軌道結合から生じ、キラル磁性やスキルミオンなどの独特なスピンテクスチャーの形成につながります。キラルスピン構造は、キラリティースイッチングによるキラル結合したナノ磁石や磁壁運動に基づく論理演算に利用されています20。これらの発見は、スピンベースのロジックデバイスを設計および実装する際に DMI を考慮することの重要性を強調しています20。

特に、SOT ベースの再構成可能なロジックデバイスは、超低電力、高速、高密度、不揮発性システム向けのソリューションを提供すると期待されています。これらのデバイスは、単一デバイスフレーム内で複数の論理演算を実行することもできるため、従来の論理デバイス 21、22、23、24、25、26、27、28、29 と比較して効率が向上します。例えば、スピンベースの再構成可能な論理デバイスに関する多数の研究でも、スキルミオンダイナミクス、磁気トンネル接合、およびカイラリティベースの渦磁壁を使用した論理演算の成功が報告されています30、31、32、33、34。

スピン再構成可能なロジックデバイスに対するさまざまなアプローチの中で、電流誘起磁区 (MD) スイッチングを採用するアプローチも、高度なロジックコンポーネント展開の基本構成要素として大きな関心を集めています 21, 24。磁気トンネルを使用した MD ウォールベースのロジックコンポーネントの実験的デモンストレーション最近、研究者らは、SOT 効果によって共役された異常ホール効果 (AHE) 電圧出力信号を操作することにより、再構成可能な MD 論理ゲートの性能を調査しました。 AHE 電圧による MD 論理ゲートは以前に報告されていますが、単一デバイス構成で複数の再構成可能な論理ゲートの実用的な実装を活用し、不揮発性動作の利点を活用しようとしています 22、24、25。

2 mV (orange color), the logic output is ‘T,’ allowing for the AND gate operation, defined by a non-inverting comparator. Conversely, when Vs < 2 mV (purple color), the logic output is ‘T,’ defined by an inverting comparator, permitting the NAND logic gate to be achieved. Sections of ⑥ ~ ⑨ represent the logic gate behaviors under a Hx leftward along the x-axis and Jread rightward along the x-axis. Based on Eqs. (1) and (3), the switching of the MD is reversed by an external magnetic field, resulting in an inversion of the AHE voltage. The corresponding results are implemented in the reconfigurable logic gates of the NOR or OR (Fig. 3b). Additionally, based on Eq. (1), the reconfigurable logic gates for NOR or OR are implemented by applying Jread leftward along the x-axis and Hx rightward along the x-axis. (Various MOKE images of MD switched by inputs are provided in supplementary Fig. S1)./p> 2 mV) or inverting comparator (Vs < 2 mV). (Experimental results regarding the logic gate operation by the read current direction are provided in Supplementary Fig. S4). To further achieve complex functions in future real microchips, one possible approach is to connect multiple gates in our scheme by adjusting the Vcc voltage of the comparators. For example, by increasing the Vcc voltage from 2 to 20 V, it can be ensured that Vout and logic inputs are equal, achieving the desired cascading effect. However, it should be noted that the ground should also be raised by + 10 V to maintain the proper voltage levels. This condition seems to be necessary for the successful operation of the cascaded logic gates./p>